Verilog: IC佈局設計能力鑑定

■ 考試費用：學科筆試與術科實作合報2000元（推廣期間業界人士八折優惠，學生六折優惠，團體報名另有優惠）

■ 證照重要性與舉辦目的：

(1)瞭解IC佈局上的專業知識與熟悉使用相關的技巧，以具備獨立完成完整IC佈局及驗證之基本能力為主要目的。

(2)提供各類IC佈局課程最終的學習成效評量。

(3)提供升學、求職、就業升遷之專業能力依據。

■ 報考資格：

(1)大專以上在學學生

(2)業界人士（已經或想要從事設計相關產業之工程師）

■ 測驗內容：(詳細內容依簡章公告為主)

科目	鑑定內容
學科筆試	1. VLSI Fundamental 2. Layout Skill 3. Verification 4. Unix/Linux Fundamental
術科實作	佈局題：考生需在考試時間內全數完成以下四項條件即為通過；若有一項以上(或多項)未達成標準則為不通過。佈局題評分四項條件為： (1) 佈局面積：符合題目所要求之面積條件 (2) 佈局長寬比：符合題目所規範之長寬比?條件 (3) DRC 驗證完成且完全無誤 (4) LVS 驗證完成且完全無誤除錯題：考生需在考試時間內，按題目之描述將已知的佈局檔匯入，並將各題佈局檔的 DRC、LVS 錯誤找出進行修正，最後完成驗證，再分別匯出 DRC、LVS 正確無誤之佈局檔與相關驗證結果。除錯題以解決原始題目的 DRC、LVS 錯誤為主，若考生因解決題目錯誤而額外產生其他 DRC 或 LVS 錯誤，將按照額外產生的錯誤數量進行扣分(每多一個額外錯誤扣 1 分)，僅扣至該題 0 分為止。

■ 術科實作題使用之EDA Tool列表如下：

製程資料(Technology)	CIC Virtual 0.18um CMOS Technology
佈局編輯軟體(Layout Editor)	Cadence - Virtuoso Synopsys – Laker
DRC驗證軟體(DRC Verification)	Mentor Graphics – Calibre DRC
LVS驗證軟體(LVS Verification)	Mentor Graphics – Calibre LVS

■ 測驗題型：

■ 術科實作考試注意事項：

1. 製程資料(CIC Virtual 0.18um CMOS Technology)，不提供PDK Library, P-cell, M-cell,等功能，所有元件(device)，包含電晶體、電阻、電容等均需自行繪製。

2. 術科考試時，需自行於Terminal 視窗以指令方式開啟佈局軟體。

3. 術科佈局題考試時，考生最後須將佈局(Layout)匯出(Stream-out)成為GDS 檔案。

4. 術科除錯題考試時，考生需將考題之GDS 檔案，匯入(Stream-in)佈局軟體內。

5. 佈局題考試時，考題不僅限於繪製電晶體元件，可能包含製程資料(CIC Virtual 0.18umCMOS Technology)所提供之電容、各類電阻等元件，請於考前自行練習相關元件佈局繪製方式。

■ 合格標準：

筆試成績需達 80 分以上，術科成績需達 70 分以上，可取得授證資格。

■ 實作成績分佈說明：

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